第 10 讲：锁存器与基本触发器

组合电路没有记忆。触发器通过反馈形成两个稳定状态，使输出在输入撤去后仍能保持，从而存储一位信息。

现态与次态

触发前状态记为 $Q^n$，触发后为 $Q^{n+1}$。描述触发器可用：

• 功能表或状态转换表；
• 特性方程；
• 激励表；
• 状态图；
• 时序波形。

功能表从输入求次态，激励表反过来从“现态 → 所需次态”求允许输入，设计时序电路时常用后者。

基本 RS 锁存器

交叉耦合 NOR 门构成高有效 RS 锁存器：

$S$	$R$	$Q^{n+1}$
0	0	保持
1	0	置 1
0	1	置 0
1	1	禁止/不定

禁止态不仅因为 $Q,\bar Q$ 暂时相同，更因为 $S,R$ 同时撤去时最终状态取决于门延迟，无法预测。

NAND 构成的 RS 锁存器输入低有效，保持和禁止组合正好不同。看到电路要先判断是 NOR 还是 NAND、输入是否带上划线。

这张表里的输入带横线，所以 $\overline R=\overline S=1$ 才是保持，二者同时为 0 才是禁止态。做题时若忽略“低有效”，四行功能会整体判断反。

门控 RS 锁存器

加入使能或时钟电平 $C$：$C$ 无效时保持，$C$ 有效时响应 $S,R$。它仍是电平敏感器件，在整个有效电平期间输入变化都可能透到输出。

D 锁存器

令

$$S=D,\qquad R=\bar D$$

消除 RS 同时有效的禁止组合。使能有效时

$$Q^{n+1}=D,$$

使能无效时保持。因为有效期间输出会跟随输入，称为透明锁存器。

透明性可用于时间借用，也可能导致多级锁存器同时打开时数据穿透；实际系统常用两相不重叠时钟或边沿触发器控制。

主从触发器

主、从两个互补时钟控制的锁存器串联：一个时钟电平时主级接收输入、从级保持；时钟反相后主级关闭、从级接收主级状态。外部看起来只在时钟转换处更新。

主从 RS 仍有禁止输入。主从 JK 利用反馈消除禁止组合，但早期结构可能有一次变化问题：在有效电平期间输入若改变，主级内部状态可能受影响，必须遵守输入稳定要求。

锁存器与触发器的区别

• 锁存器：电平敏感，有效窗口内透明；
• 边沿触发器：只在时钟上升沿或下降沿附近采样；
• 主从结构：由两级电平器件形成近似边沿行为，但内部时序仍需按器件规格理解。

异步置位与清零

许多触发器有异步 preset/clear，不等待时钟即可强制状态。它们常为低有效，且不允许同时有效。用于上电初始化时，撤销异步信号也要满足恢复/移除时间，否则可能亚稳。

常见错误

• 混淆高有效 NOR 型和低有效 NAND 型 RS；
• 把 D 锁存器当成只在边沿采样；
• 波形题没先标出器件有效电平或边沿；
• 忽略异步端优先级；
• 只看输入在时钟边沿的瞬间，没有检查建立和保持时间；
• 把 $Q$ 与 $\bar Q$ 在非法状态下仍假设互补。