第 4 讲：TTL、CMOS 门电路与电气特性

逻辑代数把 0/1 当抽象状态，真实电路却用一段电压范围表示它们。设计能否可靠工作，取决于输出电平、电流驱动、噪声和时序能否同时匹配。

二极管和晶体管作为开关

二极管正向导通、反向截止，可构成简单与/或门，但没有电压增益，级联后电平会不断恶化。

BJT 在数字电路中主要工作于截止和饱和区；MOS 管主要工作于截止与低电阻导通状态。门电路不是让晶体管在线性放大区精确工作，而是让它在两种状态间快速切换。

TTL 使用双极型晶体管，传统特点是速度较快、静态功耗较大、输入电流不可忽略。CMOS 用互补 NMOS/PMOS：稳态时理想情况下总有一支截止，静态功耗低、输入阻抗高、集成度高；动态功耗主要来自负载电容充放电：

P_{dyn}\approx\alpha C_LV_{DD}^2f.

现代器件速度和功耗不能只按“TTL 快、CMOS 慢”的旧印象判断，实际应看具体系列数据手册。

输入端保证识别为低、高的边界记为 $V_{IL(max)},V_{IH(min)}$ ；输出端保证给出的低、高电平记为 $V_{OL(max)},V_{OH(min)}$ 。

噪声容限：

V_{NL}=V_{IL(max)}-V_{OL(max)},

V_{NH}=V_{OH(min)}-V_{IH(min)}.

只有输出保证范围落进下一级输入保证范围，级联才可靠。典型值不能替代最坏情况保证值。

一个输出最多能驱动多少同系列输入，要分别看高、低电平电流：

N_H=\frac{|I_{OH(max)}|}{|I_{IH(max)}|},\qquad N_L=\frac{I_{OL(max)}}{|I_{IL(max)}|},

实际扇出取较小者。CMOS 直流输入电流很小，但高速时还受输入电容和边沿速度限制。

输入变化到输出达到 50% 电平的时间分为

t_{PLH},\qquad t_{PHL}.

常用平均传播延迟

t_{pd}=\frac{t_{PLH}+t_{PHL}}2.

不同路径的延迟差会引起组合电路冒险，也限制时序电路最高时钟频率。

普通推挽或图腾柱输出能主动拉高、拉低，不能把多个输出直接并联，否则一个拉高、一个拉低会产生大电流冲突。

OC（集电极开路）或 OD（漏极开路）输出只负责拉低，需外接上拉电阻。多个 OC/OD 输出可并联实现线与；上拉电阻要在上升速度和低电平灌电流之间折中。

三态门有 0、1、高阻 $Z$ 三种输出状态。 $Z$ 表示与总线近似断开，不是逻辑 0。多个设备共享总线时，控制逻辑必须保证同一时刻至多一个设备驱动。

单 NMOS 传强 0、弱 1，单 PMOS 传强 1、弱 0。互补控制的 NMOS 和 PMOS 并联形成传输门，可较好地双向传递 0 和 1，常用于多路选择、锁存器和模拟开关。

未用输入端不能悬空。TTL 输入悬空可能倾向高电平但抗干扰差；CMOS 悬空会随机取值并增加功耗。应按逻辑要求接固定电平或与已用输入并联，并遵循器件手册。

不同电压或逻辑系列互连要同时检查电压兼容和电流能力，必要时用电平转换器。